WPE, STI란?

LLE? LDE?

Layout은 설계자가 작성한 회로를 웨이퍼에 실제 패턴으로 구현해내는 작업이다.
단순하게 생각하면 저항, 캐패시터, 트랜지스터 등의 소자를 꺼내서 회로에 정의되어 있는 대로 연결해주면 되겠지만
실제로는 소자 외에 추가되는 Metal routing, Guard Ring, Well 및 Active Layer 등 같은 요소에 의해 변화하는 물리적 영향까지 고려해야 설계자가 의도한 회로의 원하는 성능을 달성 할 수 있다.

이렇게 레이아웃으로 인해 소자, 회로 성능에 변화 및 영향을 주는 것을 Local Layout Effect(LLE) 또는 Layout Dependent Effect(LDE)라고 한다.
찾아보면 LLE와 LDE라는 용어가 거의 비슷한 개념으로 인식되어 사용되어 있는 것 같은데, 내가 작업하는 환경에서는 LDE에 해당하는 요소 중 하나로 LLE가 포함되어 있는 식으로 나와있다.

이번에는 LLE 에 해당하는 내용 중 WPE, STI(LOD)에 대해 알아보자.

 

WPE (Well Proximity Effect)

 

반도체 공정 단계 중 Well 영역을 만들 때 이온을 주입해서 만들게 되는데 이 때 Well 영역 외의 부분에는 photoresist를 올려 원하는 부분만 Well 영역을 생성하게 된다.

Well의 가장자리가 더 높은 농도로 도핑된다.

이렇게 이온이 주입되는 과정에서 photoresist의 측면(=Well의 가장자리)에서 이온이 튕겨져서 기존보다 더 많이 이온이 주입되게 되고 결국 Well 영역의 가장자리 부분과 안쪽 부분의 도핑 농도의 차이가 발생하게 된다.

이 Well 영역에 Transistor가 생성된다고 하면 Well 가장자리에 생성된 TR은 더 높은 농도의 Well에서 만들어졌으니, 전류가 흐를 Channel을 형성하기 위해서는 Well 중앙에 위치한(=비교적 낮은 농도를 지닌) TR보다 더 높은 전압을 필요로 할 것이고, 말 그대로 문턱 전압(Vth)가 상승하게 된다.

높은 농도의 Well 가장자리에 배치된 TR의 Vth가 높아져 이상적인 동작을 기대하기 힘들어진다.

이러한 TR의 특성이 변화하는 것은 회로가 이상적인 성능을 내지 못하게 만들기 때문에 이를 방지하여 회로 성능에 변화를 최소화 시켜줘야 할 필요가 있다.

레이아웃에서 WPE를 지켜주기 위해서 해줄 수 있는 방법은 생각보다 간단하다.
위의 WPE 설명을 간단하게 말하자면 결국 Well 영역의 중앙과 가장자리의 도핑 농도 차이로 인해 TR 성능이 변화하는 것이였다.
그러면 TR을 최대한 Well 영역의 가장자리에 배치하지 않게 해주면 된다.
그리고 다시 이 말을 레이아웃을 그리는 입장에서 풀어내면 TR로부터 Well 영역을 WPE의 영향이 적은 수준까지 넓혀 주면 된다는 것이다.

Gate에 해당하는 Active 영역으로부터 Well을 일정 거리만큼 넓혀주자.

예를 들어 PMOS MOSFET에서 WPE를 지켜준다고 하면 TR의 Gate에 해당하는 Active 영역으로부터 WPE를 지켜주기로 한 거리만큼 Nwell Layer를 크게 그려주면 된다.
WPE를 지켜준다고 하면 일반적으로 1.5~3um 정도로 Well 영역을 넓혀준다.

이 때 왜 Source나 Drain이 아닌 Gate Active 영역을 기준으로 WPE를 지켜줄까?
이 부분은 정답처럼 명확하게 설명된 내용을 찾아볼 수가 없어서 내가 지금까지 이해한 내용을 바탕으로 대답해보자면
WPE로 인한 영향을 다시 한번 되짚어보면 가장자리의 도핑 농도가 높아져서 전류가 흐르는(=캐리어가 지나갈 수 있는) Channel이 생성되는 데 더 큰 전압이 필요하고, Vth가 변한다는 점이였는데
이 때 PMOS 기준으로 Channel은 P+로 도핑된 Source와 Drain 사이, 즉 Gate 영역에서 생성된다.
그렇기 때문에 Channel이 생성되는 부위인 Gate를 기준으로 Well Layer를 일정 거리만큼 넓혀주는 것 이라고 답할 수 있겠다.

(개인적으로 생각했을 때의 답변이며, 내용이 틀리다면 누군가 지적해주세요..)

여기서 끝이 아니다.
그려진 Well 내에 생성한 TR이 아닌 반대에 해당하는 TR도 WPE를 지켜줘야 한다.
위의 예시에 이어서 NMOS를 Nwell로부터 WPE는 어떻게 지켜줘야 할까?
Nwell로부터 NMOS를 Gate에 해당하는 Active 영역을 정해진 거리만큼 멀리 배치해주면 된다.
Nwell과 Nwell 내의 PMOS는 이미 WPE를 지켜서 그려져 있는 상태이고, NMOS는 그 Nwell로부터 멀어지기만 하면 된다.

 

STI(Shallow Trench Effect)

 

STI는 소자와 소자 간 격리를 해주기 위해 소자 사이에 절연 물질 영역을 생성해 격리시켜주는 산화 공정에 해당하는 내용이다.
예를 들어 finger로 나눠져 있는 TR도 아닌, Active를 merge해서 Source/Drain을 공유하는 TR도 아닌 전혀 다른 TR 2개가 가까이 있을 경우, 이 두 TR이 서로에게 간섭되지 않도록 하기 위해 마치 전선의 피복과 같은, 산화막으로 소자를 감싸주게 된다.

자세하게 Layer 측면에서 보면 소자 간 Active 영역을 분리 및 격리시켜주는 것이다. Layout 상에서는 단순히 TR이 서로 분리되어 있고, 그에 따라 Active 영역도 분리되어 있는 것으로 표시되지만, 실제 공정 단계에서는 Active 영역 사이의 빈 공간을 파낸 다음에 SiO2(이산화규소)로 이루어진 절연 물질로 채워 넣어서 두 소자를 분리시켜준다. 이를 STI라고 한다.

소자 사이를 SiO2(이산화규소)라는 절연물질로 채워 격리시켜준다.

 

STI 이전에는 LOCOS(LOCalized Oxidation of Silicon) 방식을 사용했다.
매우 얇게 깔려 있는 SiO2 산화막 위에 실제 소자가 형성될 부분은 nitride 막을 올려주고 그렇지 않은 나머지 부분은 열 산화 공정이라는 단계에서 부풀어 오르는데, 이 때 부풀어오르는 산화막이 nitride를 깔아둔 부분 밑 Active 영역을 새 부리 모양으로 파고드는 Bird's beak 현상이 발생하게 된다. 이러한 단점으로 인해 현재는 위의 STI 방식을 사용한다.

절연물질이 nitride 밑으로 파고들어 부풀려지는 모습을 새 부리 모양 같아서 Bird's Beak라고 한다.

 

다시 STI로 돌아와서, 이 때 생성된 절연 물질 영역에 가까운 Active 영역의 가장자리가 Active 영역 중앙에 비해 더 큰 Stress를 받게 된다.

이것을 LOD(Length Of Diffusion)라고 하는데 이름 그대로 LOD는 Gate의 Length(L) + Source/Drain의 Active 영역(SA/SB)을 계산하여 TR 1개에서 볼 때 이 LOD가 높으면 Active 영역이 길다는 의미이고, Active 가장자리의 Stress는 크게 받고, Active 중앙(Gate)의 Stress는 작게 받는다.

때문에 multi finger를 사용하는 TR 또는 Active를 merge하여 Source/drain을 공유하는 TR이 있을 경우 가장 외곽에 있는 TR은 Active 중앙에 위치한 TR에 비해 더 큰 Stress를 받게 되어 Carrier의 이동성 변화, Vth 변화 등의 영향을 주어 이상적인 회로 성능을 내지 못하게 한다.

외곽에 있는 TR의 Active가 STI와 직접 맞닿아 내부에 위치한 TR보다 더 큰 Stress를 받게 된다.

이러한 STI로 인한 영향을 방지하기 위해서는 어떻게 해야 할까?
WPE와 비슷한 맥락으로 생각해보면 생각보다 답이 쉽게 나올 수 있을 것 같다.
TR의 좌우 Active Layer를 LOD에 따른 영향을 최소화 할수 있는 만큼 넓혀주면 되겠다... 라고만 하면 안되고
실제 사용하는 TR의 좌우에 Dummy TR을 merge하여 이 Dummy TR이 포함한 Active Layer가 일정 거리(일반적으로 1.5~3um 정도)를 만족시켜주면 된다.

 

TR의 양 끝에 Dummy TR을 붙여줌으로써 실제 사용하는 TR을 내부에 위치하게 해준다.

그러면 Active 외곽에서 발생하는 Stress는 Dummy TR에 묻히고, Active 내부로 들어오게 된 실제 회로 내 작동하는 TR들이 비교적 Stress를 덜 받는 입장이 되어서 보다 이상적인 동작을 기대할 수 있게 된다.

그럼 Layout을 할 때 모든 TR에 대해 WPE와 STI를 지켜줘야 할까?
만약 크게 중요하지 않은 작동을 하는 스위치 1개조차 WPE와 STI를 지켜주면서 Layout을 한다면 Cell Size들이 어마무시하게 커질 것이다.
WPE와 STI는 민감한 아날로그 신호를 다루는 회로에서 주로 적용해준다. 가장 흔하게 접할 수 있는 AMP에서 많이 적용되고, 내가 본 IP 중에서도 PLL에서 AMP, VCO 같은 Cell에서 주로 WPE와 STI를 적용해주는 것을 볼 수 있었다.
반면 일반적인 Standard Cell 종류나 Level Shifter, Startup 같은 Cell 종류는 WPE나 STI를 적용해주지 않는다.