나보다 높은 벽을 뛰어넘기 위해.

최근에 High Speed IP 내에 있는 Standard Cell로 이루어진 작은 Cell 하나를 그려볼 수 있는 기회가 생겨 Layout을 해보았다. 그리고 이것을 Layout 하면서 Routing에 관련해서, 자세히는 Power를 연결하는 데에 있어 어떤 것들을 고려하고 어떻게 Layout 해야 할지에 대해 배울 수 있었다. 그 내용 중 중요하게 배운 내용인 IR Drop과 Power를 Layout하는 방법 중 Stack과 Mesh에 대해 정리해보려고 한다. TR Array에서의 Power LineLayout을 하게 되면 일반적으로 여러 개의 TR을 여러 줄에 맞추어 Array시키고, 그 내에서 각 node 별로 Metal로 연결해 줄 것이다. 그리고 이 TR이 작동하게 해주는 전원, 즉 Powe..

이번에는 레이아웃은 무엇인지, 레이아웃의 구성 요소와 레이아웃 전후를 포함한 전체적인 과정을 공부한 것을 정리해 보겠다.1.레이아웃이란?-레이아웃이 무엇이냐? 라고 묻는다면 다양하게 대답할 수 있을 것이다. 그리고 그 대답들의 큰 의미는 다음과 같을 것이다. '레이아웃이란 집적회로를 웨이퍼에 제작할 수 있도록 기하학적 패턴으로 나타낸 것.' 여기서 기하학적 패턴이란 저항, 캐패시터, 트랜지스터 등의 소자를 사전적 정의와 같이 일정한 규칙에 따라 구성 및 배열한 것 -회로 설계자에게 레이아웃이란? 회로를 최종 설계하기 위한 필수 정보이다. 회로 설계자는 우선 Schematic, 논리적인 회로도를 작성하고 시뮬레이션 하지만 이 단계에서는 물리적인 요소를 배제한 Ideal한 조건으로 시뮬레이션하기 때문에 이것..

LLE? LDE?Layout은 설계자가 작성한 회로를 웨이퍼에 실제 패턴으로 구현해내는 작업이다. 단순하게 생각하면 저항, 캐패시터, 트랜지스터 등의 소자를 꺼내서 회로에 정의되어 있는 대로 연결해주면 되겠지만실제로는 소자 외에 추가되는 Metal routing, Guard Ring, Well 및 Active Layer 등 같은 요소에 의해 변화하는 물리적 영향까지 고려해야 설계자가 의도한 회로의 원하는 성능을 달성 할 수 있다. 이렇게 레이아웃으로 인해 소자, 회로 성능에 변화 및 영향을 주는 것을 Local Layout Effect(LLE) 또는 Layout Dependent Effect(LDE)라고 한다. 찾아보면 LLE와 LDE라는 용어가 거의 비슷한 개념으로 인식되어 사용되어 있는 것 같은데, ..

내용을 시작하기 전에블로그를 만들고 무슨 내용부터 정리할 지 생각해보니 반도체의 기초부터 적으면(ex: 실리콘은 14족 원소..) 레이아웃 관련된 내용은 언제쯤 적게 될 지 몰라서 레이아웃 관련된 내용들을 생각나는대로 먼저 작성해보고 나중에 정리해 보려고 한다. 이전에 네이버 블로그에 작성해둔 글들이 있긴 하지만 그대로 복사하기엔 정리가 아직 덜 된거 같기도 하고 일부는 써먹을만 하고.. 암튼 그렇다.Planar와 공정 미세화로 인한 문제Planar 공정의 MOSFET 구조는 아래와 같다.2자리~3자리 nm 공정에서는 MOSFET은 위와 같은 구조로 되어 있었다. 하지만 두자리수, 1x nm 규모의 공정으로 들어서면서 TR(Transistor) 자체의 크기가 작아지고 전류가 흐르는 Channel 자체가 ..

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24년 초에 레이아웃 엔지니어로 처음 입사하고나서 벌써 1년이 조금 지났다. 1년 가량의 시간동안 레이아웃에 대해 엄청나게 많은 것들을 배웠고 많이 성장했다.하지만 그러면서도 새로 깨닫게 되는 것은 아직 배워야 할 것들은 훨씬 더 많이 있다는 것이였다.마치 눈앞에 있던 산봉우리를 열심히 올랐지만, 그곳에 도달해보니 보인 것은 뒤에 수없이 펼처진 더 큰 산봉우리들이 기다리고 있는 느낌 같다. 글을 작성하게 된 계기사내에서도 신입 교육을 받을 때마다 배운 내용을 문서로 정리해서 세미나를 진행해 왔었지만, 신입 교육이 끝난 후 부터는 실무의 비중이 당연히 커졌기 때문에 일을 하면서 내 레이아웃 실력은 점차 늘어가지만 그것들을 정리할 시간은 좀처럼 생기지 않았다. 정리하지 않는다 하더라도 실력이 늘긴 할 것이다..