레이아웃이란?

이번에는 레이아웃은 무엇인지, 레이아웃의 구성 요소와 레이아웃 전후를 포함한 전체적인 과정을 공부한 것을 정리해 보겠다.

1.레이아웃이란?

-레이아웃이 무엇이냐? 라고 묻는다면 다양하게 대답할 수 있을 것이다. 그리고 그 대답들의 큰 의미는 다음과 같을 것이다.

 

'레이아웃이란 집적회로를 웨이퍼에 제작할 수 있도록 기하학적 패턴으로 나타낸 것.'

 

여기서 기하학적 패턴이란 저항, 캐패시터, 트랜지스터 등의 소자를 사전적 정의와 같이 일정한 규칙에 따라 구성 및 배열한 것

-회로 설계자에게 레이아웃이란?
회로를 최종 설계하기 위한 필수 정보이다. 회로 설계자는 우선 Schematic, 논리적인 회로도를 작성하고 시뮬레이션 하지만 이 단계에서는 물리적인 요소를 배제한 Ideal한 조건으로 시뮬레이션하기 때문에 이것만으로는 실제 회로 작동을 시뮬레이션 할 수 없다. 그렇기에 실제 물리적인 패턴이 존재하는 레이아웃을 작성하고 이 레이아웃 내 물리적인 요소까지 계산함으로써 더 실질적인 조건으로 시뮬레이션 하여 회로 작동을 검증해낼 수 있을 것이다.

-공정 설계자에게 레이아웃이란?
마스크를 어떻게 제작할지 나타내는 가이드라인이다. 당연하게도 레이아웃 엔지니어가 그린 레이아웃(GDS, OAS) 내에는 실제 공정 상에서 어느 물질이, 어느 위치에, 어느 순서로 웨이퍼 위에서 생성되는지에 대한 정보가 들어있으며 이 정보를 기반으로 실제로 웨이퍼 위에서 우리가 아는 반도체를 만들어낸다.

2.레이아웃 설계

-레이아웃 설계는 공정 규칙에 맞춰 원하는 성능을 달성할 수 있도록 회로의 정확한 물리적 표현을 생성하는 과정이다.

여담이지만 실제 근무 환경에서는 레이아웃은 그리는 작업으로 인식되기 때문인지 '레이아웃 설계한다' 라고 말하기보단 '레이아웃 그린다', '레이아웃 한다.' 라는 식으로 표현하기는 한다.

 

위의 말을 조금 더 풀어 해석하자면

-공정 규칙에 맞춰 → 칩을 제작하는 공정에서 규정하고 있는 규칙 또는 가이드라인 안에서 설계, 규칙을 지키지 않고 설계 시 목표하는 동작을 보장할 수 없음 (Design Rule)
-원하는 성능을 달성  →  레이아웃을 통해 얻은 물리적 영향까지 고려해야 최종 회로 설계 종료 (Post Simulation)
-회로의 정확한 물리적 표현  →  설계장가 의도한 회로와 레이아웃이 정확히 일지하는지 여부 (Layout vs Schematic)

 

라고 할 수 있으며 이 해당 키워드 자체들이 결국에는 레이아웃을 포함한 회로설계 내 검증 단계에 존재한다..

 

3.레이아웃 구성 요소

레이아웃은 무엇으로 이루어져 있을까? 라고 하면 크게 3가지, 구조적, 소자별, 단계별 구성 요소에 따라 나눌 수 있다.

3.1. 구조적 구성 요소

레이아웃의 구조적인 구성 요소를 나누어보면 크게 레이어, 형태, 위치에 따라 나눌 수 있다.

 

레이어는 각각 메탈, 폴리실리콘, 컨택, 확산영역 등 생성하고자 하는 층의 정보를 가리키고, 수직적인 위치를 나타낸 것이다.

 -전도 특성 레이어: 신호를 전달할 수 있는 레이어 (e.g. Metal, Poly silicon)
 -절연 특성 레이어: 부도체 성질의 물질로 이루어진 레이어 (e.g. Oxide)
 -Contact, Via 레이어: 절연층과 같이 위치하여 상하 레이어를 연결하는 역할 (e.g. CNT, VIA)
 -Diffusion 레이어: P-type, N-type silicon 영역을 나타낼 때 사용 (e.g. Nwell, Pplus)
 -Marking 레이어: 물리적인 요소가 아닌, 소자의 특성에 대한 표시 또는 기존의 규칙과 다른 조건을 적용하는 레이어

 

형태(Shape)는 레이어가 실제로 생성되어지는 모양을 나타낸 것이다.

Shape의 종류는 일반적으로는 사각형인 Rect와 사각형 또는 사각형이 계속 꺾여 연결되는 Path와 Wire가 주로 쓰인다. 여러 패턴이 합쳐져 한 개의 다각형 개체가 되면 Polygon이 되기도 한다. Circle은 쉽게 보기 힘든데, 필자도 아직 Circle을 사용하는 것을 직접 본 적은 없다.

위치는 만들어진 구조체(형태)들을 위치시키는 것이다.
이 위치에 대한 요소 중에는 Cell 하나를 그릴 때 그 Cell 위치의 기준점을 정해주는 Origin이 있으며,

여러 Cell들을 불러와 배치 할 때 각 Cell이 어느 위치에 있어야 하는지에 대한 정보인 좌표,

IP 단위에서 볼 때 해당 IP의 전체 Size, Port 위치 등의 정보를 포함하는 LEF(Layout Exchange Format)이 있다.

 

3.2. 소자별 구성요소

회로를 작동시키는 소자는 크게 두가지로 나눌 수 있다.

 

-능동 소자 (Active device)란 Diode, BJT, MOSFET 등 이며 전원을 인가하면 신호를 발생시키거나 변환해주는 소자이다.

흔히 우리가 알고 있는 트랜지스터들이 이런 능동 소자이며 들어오는 입력에 따라서 원하는 만큼 출력을 제어할 수 있는 소자들을 말한다. 아래의 수동 소자에 비해 구조가 복잡하다.

-수동 소자(Passive device)란 Resistor, Capacitor, Inductor 등이며 입력되는 신호(에너지)를 단순히 소비, 축적, 통과만 시키는 소자이다.

저항, 캐패시터 같은 소자들은 이 소자 하나만으로는 특별한 작동을 하지 않으며 입력이 들어오면 그 소자 자체가 가지고 있는 특성대로 정해진 출력만을 내보낸다. 위의 능동 소자에 비해 구조가 간단하다.

3.3. 단계별 구성요소

회로 설계나 레이아웃을 할 때는 종이 한 장에 모든 회로를 작성하듯이 한꺼번에 설계하지 않는다.

기초가 되는 가장 작은 Cell을 먼저 그리고 이 Cell들을 여러 개 사용하여 만든 조금 더 커진 Sub Cell들, 이 Cell들이 같은 방식으로 큰 Cell로 뭉쳐지며 Top Cell로 뭉쳐지는 비유하자면 Tree 방식의 구조이다.

-Cell 레이아웃 단계는 가장 하위 단계이며 트랜지스터 단위에서 이루어지는 레이아웃 단계이며 기본 아날로그 유닛 회로, 디지털 로직 Cell을 다룬다. 흔히 우리가 알고 있는 Inverter, NAND, OR 등의 작은 규모의 Cell들을 말한다.

-Block 레이아웃 단계는 여러 셀 레이아웃을 활용하고, 이를 연결하여 구성하는 중간 규모의 단계이다.

여기서 부터는 Block 단계라고는 불러도 역할마다 Size가 천차만별이다. 보통 흔하게 보는 것들로 AMP, Oscillator 같은 아날로그 회로나 Decoder, Divider 같은 디지털 회로들이 있으며 사실 Block이라고 말하면 어중간한 Cell들은 다 여기 포함된다고 할 수도 있다.

그리고 이 정도 규모부터는 부분적인 시뮬레이션을 통해 잡음 성능과 추가적 설계 고려사항이 생긴다.

-Chip(or IP) 레이아웃 단계는 Cell, Block 을 모두 불러와 칩 전체의 레이아웃을 구성하는 단계이다.

필자도 사실 Chip 단계 Layout은 경험해보지 못했으므로 Chip 단계 밑인 IP 단계에서 설명하자면

레이아웃을 시작할 때, 그리고 끝낼 때 모두 중요한 단계이다.

레이아웃을 시작할 때는 내부 Block들을 어떤 순서로 배치해야 할 지, Input과 Output은 어느 위치에 둘 지, Cell 단위와 Block 단위에서는 각각 어떤 규칙을 정해 레이아웃을 진행할 지와 같은 기준들을 모두 정해야 하며

끝낼 때는 만들어진 Block들을 연결하면서 문제는 없는지, 여러 가지 검증 사항에서 문제는 없는지, 최종적인 시뮬레이션 결과는 목표하는 성능에 도달했는지를 따져야 하기 때문이다.

 

4. 설계 절차

회로 및 레이아웃을 설계하기 시작해 끝나는 데 까지의 과정은 아래와 같다.

실제로 더 세부적인 단계와 검증 사항이 있지만 대표적인 사항들로 나열해본다.

-Schematic Design: 회로 설계자가 설계하기로 정한 회로를 Schematic에서 소자를 불러오고 연결하여 회로를 작성한다.

-Pre Simulation: 작성한 회로를 바탕으로 성능을 시뮬레이션한다. 이 때 물리적인 정보인 레이아웃은 없기 때문에 Ideal한 조건에서의 결과만 확인할 수 있다.

-Floor Plan: 작성된 회로(또는 작성 중인 회로)를 레이아웃 엔지니어와 회로 설계자가 함께 전체 Size는 얼마나 될 지, 내부 Block들은 어떻게 배치할 지, 각 Cell, Block 단위에서 Design은 어떤 규칙을 정해서 할 지, 레이아웃에 소요되는 시간은 얼마나 될 지 등의 전체적인 계획을 정하는 단계이다.

-Place & Route: 위의 Floor Plan에 따라 레이아웃 엔지니어가 소자를 불러내고(Place), Metal로 연결하여(Route) Cell을 완성한다.

-DRC(Design Rule Check): 레이아웃 엔지니어가 완성한 Cell이 해당 공정에서 정해 둔 Design Rule을 충족시키는지 검증한다. 이 검증에서 Error가 발생하는 부분이 생기면 그 부분을 Rule에 충족하도록 수정해야 한다.

-LVS(Layout Versus Schematic) & ERC(Electrical Rule Check): Schematic에 나와 있는 소자와 그 연결들이 레이아웃에서도 동일한 소자들이 불러와 연결되어 있는지 확인한다.(LVS), 그리고 각 소자들이 전기적 특성에 맞게 연결되어 있는지, Diffusion 영역(Nwell, Pwell)이 제대로 연결되어 있는지 등의 전기적 특성이 지켜져 있는지 확인한다.(ERC)

-PEX(Parasitic EXtraction): 레이아웃에서 소자가 가지고 있는 Parameter 외에 물리적인 요소로 발생하는 기생 저항 및 캐패시턴스 성분을 추출하며 이 값들을 Schematic에 Parasitic 성분으로 따로 표시한다.

-Post Simulation: Schematic으로만 시뮬레이션 했던 Pre Sim에 비해  Post Sim에서는 Schematic과 레이아웃을 모두 포함하며, 위 PEX에서 추출한 기생 성분도 포함하여 시뮬레이션 한다. Pre Sim에 비해 보다 더 실질적인 시뮬레이션 결과를 확인할 수 있다.

 

-DB OUT: Schematic과 레이아웃, 그리고 Simulation과 기타 검증이 모두 완료되었다면 해당 정보들을 모두 모아서 파운드리에 보내 실제 공정 단계로 넘어간다.